EF3L50CG256BE

• 参考文档

  1. DS600_ELF3_Datasheet
  2. UG603_安路科技EF3系列FPGA硬件设计指南.pdf
  3. EF3L70&EF3LA0&EF3L50_CHECKLIST.xlsx

• 迁移文档

  1. 引脚迁移.xlsx
  2. 功能迁移.pdf

• 注意事项

  1. EF3L70CG256BE共封装，仅逻辑资源不一样
  2. EF3L50CG256BE早期封装不同BANKIO分布在同一个BANK
  3. 多电平应用必定出问题，需要更新最新的原理图封装

1. 型号差异

上电初始化+加载时间

• 测量方式：3.3V供电上升沿为起点，Done信号上升沿为终点，起点和终点时间差
• 时间差异：L上电到运行1ms-5ms，安路10ms-50ms
• 解决方案(服务器客户)：安路启动慢影响和解决方案.md

上电阶段输出IO

• 来源：最新Datasheet搜索："引脚在配置阶段的"

功能	引脚	安路	L
CSN/SN	R12	弱下拉	弱上拉
TCK	A7	弱上拉	高阻
JTAGEN	C10	弱上拉	弱下拉
SI/SISPI	P13	弱上拉	高阻
SO/SPISO	T6	弱上拉	高阻
SCL	A9	弱上拉	高阻
SDA	C9	弱上拉	高阻
CSSPIN	R5	弱下拉	弱上拉

特殊引脚

• L器件的SN脚在使用时需要上拉处理
• 对应的EF3LA0CG484管脚为AB21，EF3L70CG256/EF3L50CG256管脚为R12，该管脚可作为普通IO使用。

差分对差异

• L 所有真差分对安路都支持，但是安路的真差分L 不一定支持(安路PN命名，L AB命名)
• 差分一般都是高速应用，输入时钟从GCLK P/N进(延时固定)，输出时钟没有要求
• 100欧姆终端电阻建议外部放置，板子空间有限和成本考虑时候用内部(需要考虑差模和内部是否有)

2. 时钟(只针对输入，输出可以任意IO)

• PLL参考时钟输入：安路这个型号内部振荡器误差5%，
  如果对精度要求高，必须加外部晶振，从全局时钟引脚PCLK T(L)/GCLK P/T(安路)
• 高速时钟输入: 如espi clk和sgpio clk,
  超过10Mhz的输入时钟要从全局时钟引脚进, 全局时钟每次编程延迟一致，
  普通IO输入时钟每次编程走线不一致导致几个ns的差异，比如1ns-3ns

3. JTAG和配置管脚

• JTAGEN,TDI,TDO,TMS要求通过4.7K电阻上拉，
• TCK使用4.7K下拉，保证有确定电平，大部分原理图都是下拉
• PROGRAM/INIT/DONE/JTAGEN:上拉
• HSWAPEN:无实际引脚，JTAG烧录位流改写
• MSEL[1:0]:无实际引脚，JTAG烧录位流改写

4. 高速信号串扰规避(1Mhz以下可以不用关心)

• 例子：差分对P/N两个引脚，一个引脚输入100Mhz时钟，
  一个引脚开漏输出(比如IIC), 可能会导致这个输出信号低于3.3V。

• 一端高速信号，一端边沿敏感信号（时钟、复位、异步、开漏输出、写使能等. ）

• 不推荐将一对差分IO的P端和N端分别用作单端IO时，
  一个IO输入和另一个IO输出的时钟信号，对时钟信号质量有影响。
  高速信号(5Mhz以上)输入输出尽量避开这种情况。

• 差分的另一端是否存在下过冲，过冲不得低于-0.3V，否则可能内部100欧姆电阻会误打开

5. 串阻和上下拉电阻阻值推荐

• 串阻：22或33欧姆，靠近输出信号放
• 上拉电阻：4.7kΩ

• 下拉电阻：上电阶段弱上拉-1k或2k下拉 上电阶段高阻-4.7k或10k上拉

• 控制信号

  1. 比如hitless_en必须有上拉或者下拉电阻保证所有时间电平可控
  2. 其它控制信号和配置信号同理，芯片不同型号上下电都有差异，通过外部电阻保证更可靠

6. I2C在线升级BUG

• EF3L50CG256BE,EF3L70CG324BE和EF3LA0CG484BE器件，MSPI加载模式下使能I2C接口
• BE后缀的如果主区被破坏，备区也被破坏，则I2C无法使用，建议关闭dualboot en