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安路IO上下拉电阻和串阻

1. IO输入电平标准规格

  • LVCMOS33 逻辑0 最大电平： 0.8V

  • LVCMOS33 逻辑1 最小电平：多数系列 2.0V；EF2(IOBE)/EG4 为 1.9V；EF2(IOBB) 为 2.3V

  • LVCMOS33 不定态: 多数系列 0.8V-2.0V；EF2(IOBB) 0.8V-2.3V

  • 不定态测试：EF2的IO在LVCMOS33的标准下 assign o_pin = i_pin(两个外部物理引脚)
    EF2开发板实测：如果输入一直是1.5V，输出则是变化的方波或者正弦波(频率过高)，
    而不会是稳定0V或者3.3V， 测试图片-待补充

2. 上电三个阶段IO内部状态

  1. 阶段1: 上电复位或Program上升沿---Init上升沿, 内部配置寄存器初始化
    根据不同型号大概时间：5ms(CPLD) / 70ms(FPGA)
    配置相关IO和GPIO命名IO：主要是弱上拉
    非配置IO(普通用户IO)：主要是高阻
    特别注意1：EF5系列非配置IO是弱下拉
    特别注意2：EF3L40/90除了CSN下拉，其它所有IO都是弱上拉

  2. 阶段2: Init上升沿---Done上升沿，从Flash加载程序到FPGA的SRAM
    根据不同型号大概时间：10ms-100ms(CPLD) / 50ms-50s(FPGA)
    配置相关IO和GPIO命名IO：主要是弱上拉
    非配置IO(普通用户IO)：主要是高阻
    特别注意1：EF5系列非配置IO是弱下拉

  3. 阶段3: Done上升沿以后
    此阶段所有IO内部弱上拉和弱下拉完全可控

  4. 具体引脚查询：对应型号最新Datasheet 搜 "引脚在配置阶段的状态"

3. HSWAPEN引脚说明

  • HSWAPEN 控制程序加载完成前用户 I/O 的内部上下拉状态，
    软件寄存器位型号：只能控制阶段2，需要时间从flash加载HSWAPEN值
    物理引脚型号：可以控制阶段1+阶段2
    配置完成后恢复为普通 I/O，IO 上下拉完全由代码控制

  • HSWAPEN如果有物理引脚，建议保留上下拉电阻位置，
    默认贴上拉电阻保持IO高阻，特殊需求可以去改贴下拉电阻

3.1 各系列行为

  • EF5L150CG400B：兼容EF3L90CG400B，一般客户不会选择，此处排除
  • EF5(除去EF5L150CG400B)：默认非配置IO都是弱下拉，如果有其它电平需求(一般不会有)，咨询原厂技术支持

  • HSWAPEN只能控制非配置IO，配置IO一般来说都是上电弱上拉

  • 个别型号还有零星非配置IO不受HSWAPEN控制

    1. EF2 EF3L15(25/45): GPIO命名IO(原内部MCU IO)都是上电弱上拉，42封装除外(P38不受控)
    2. EF3L40/90: 所有IO(排除CSN) 在阶段1都是弱上拉
    3. EG4A20BG256：F15（IO_R1_6） 在加载过程中不受 HSWAPEN 控制，一直弱上拉
    4. EG4X20BG256：L3 （IO_R7P_3）在加载过程中不受 HSWAPEN 控制，一直弱上拉
    5. PH1A100SFG676：K8、L8、G9、H9、F7、F8、G8、H8 是上电弱上拉
    6. PH1A100GCG324/GSG324：A3、A4、D7、E7、C7、D8、B6、B7 是上电弱上拉
系列 HSWAPEN=0 HSWAPEN=1 备注
EF2 EF3L15(25/45) 弱上拉 高阻 为软件寄存器位非引脚,阶段1非配置IO为高阻
EF3L40/90 弱上拉 高阻 为软件寄存器位非引脚,阶段1非配置IO都是弱上拉
EF3L50/70/A0 只考虑BE版本 弱下拉 高阻 为软件寄存器位非引脚,阶段1非配置IO都是弱下拉
PH1P35 弱下拉 高阻 硬件真实引脚,与其它PH系列相反
DR1 弱上拉 高阻 硬件真实引脚,PS侧不受控,默认弱上拉
EG4 PH1A100 PH1A PH2A PH1P100/50 弱上拉 高阻 硬件真实引脚,只有EG4A20BG256为软件寄存器位

3.2 注意事项

  1. 配置相关引脚（DONE/INITN/TMS 等）不受 HSWAPEN 影响，有固定上下拉
  2. 配置完成后：IO 由 PULLTYPE 约束控制，未使用管脚大概率弱上拉，对此有要求可以软件设置
  3. 配置完成后：输入IO和INOUT_IO默认是弱上拉，输出IO默认是无上下拉，有要求的可以引脚约束写明

4. IO内部弱上拉和弱下拉说明

  • IO内部的上下拉不是真实的电阻，是通过电流源来模拟的
    EF2/EF3 3.3V供电bank的电流源的范围是35uA~250uA，假设典型值为100uA
    注意事项：EF2的IOBB的规格书标注是电阻，弱上拉电阻19k-39k，其它所有型号都是标注电流源范围

  • FPGA系列/不同供电(3.3V/2.5V/1.8V/1.2V...)/不同温度 都会有不同的电流源大小
    简单起见，只讨论最坏情况，3.3V的最大内部电流源即最坏情况(2.5V/1.8V...供电电流源会相对小一点)

  • 上电阶段弱上拉IO：需要低电平下拉电阻值推荐

型号 最大弱上拉电流 1k 时电压 建议阻值上限
EF2/EF3/EG4/PH2A 250uA 0.25V 3.0k(0.75V)
PH1A/DR1 192uA 0.19V 3.9k(0.75V)
EF5 130uA 0.13V 4.7k(0.61V)
PH1P(HD Bank) 350uA 0.35V 2.2k(0.77V)
PH1P(HR Bank) 165uA 0.16V 4.7k(0.77V)
  • 上电阶段弱下拉IO：需要高电平上拉电阻值推荐，引脚电压 = 3.3V − 括号值
  • IO是上电弱下拉并且需要高电平的情况非常少见，需要时候具体型号具体引脚再分析考虑
型号 最大弱下拉电流 1k 时压降 建议阻值上限
EF2/EF3/EG4/PH2A 250uA 0.25V 4.7k(1.17V)
PH1A/DR1 204uA 0.20V 4.7k(0.95V)
EF5 130uA 0.13V 10k(1.30V) 临界无余量，禁用
PH1P(HD Bank) 350uA 0.35V 3.0k(1.05V)
PH1P(HR Bank) 165uA 0.16V 7.0k(1.15V)

5. IO推荐电阻阻值说明

  • Datasheet/Checklist/硬件设计指南 有明确电阻阻值的按官方文档来

  • 没有明确阻值要求的参考如下说明

5.1 上拉电阻

  • 4.7k常见选择，除EF5和PH1P35外的所有系列，1k-10k 都不会有问题

  • EF5系列非配置IO上电弱下拉，如果要求这些IO上电高电平，
    则10k上拉会有问题，建议改成4.7k以下，其它系列10k基本不会有问题

  • PH1P35 HSWAPEN=0 时用户 IO 为弱下拉，需上电高电平的 IO 上拉应 ≤3.0k（HD Bank）

5.2 下拉电阻

  • 上电阶段高阻IO：下拉10k或4.7k即可，常规下拉电阻值即可

  • 上电阶段弱上拉IO：EF2和EF3下拉1k(0.25V)-2k(0.5V)，其它型号看第4节表格

5.3 串接电阻

  • 信号互联：高速信号串接电阻在源端(输出端)可以22或33欧姆，或者其它阻值，看习惯。
    EF2的IOBB IO不支持调电流和斜率，当layout走线比较差的时候如果没有串阻可能会有过冲

  • 接电源或者接地需求：IO不推荐直接接电源或者GND，不使用可以悬空
    使用建议加串接电阻, 推荐1k以上

6. AI审查结果

  • EF2 EF3L15(25/45): GPIO命名IO(原内部MCU IO)都是上电弱上拉(除42封装)
    这条写出来主要方便看原理图上引脚，一目了然，不放心可以手动二次复核

  • EF3L15(25/45) 实际上是EF2的晶圆Die，所以不受控引脚一致