PH1A60GEG324

PH1A60GEG324

参考文档

1. DS900_PH1A_Datasheet-202509.pdf(最重要, 文档有冲突以最新Datasheet为准)
2. PH1A60GEG324 CHECKLIST.xlsx
3. UG907_安路科技PH1A系列FPGA 硬件设计指南-202511.pdf

开发板原理图框架可以参考，细节按文档来

• 开发板原理图: ph1a60geg324_mini_v2.0.pdf
  开发板只保证常温下功能跑通，不保证量产几万台都OK

电阻阻值说明

• 此型号最大弱上拉电流192uA(如果上拉电阻4.7k, 极小概率出现0.9V，低电平阀值0.8V)
• 上拉电阻：1k-10k都可以，大部分客户选4.7k
• 下拉电阻：配置IO因为上电是内部弱上拉，需要下拉的场景建议1k-3k,才能完全拉到低电平
• 高速信号质量的串接电阻在源端可以22或33欧姆，看习惯
• IO不推荐直接接电源或者GND，需要加电阻, 1k以上

电源设计

1. 电源域电容数量和容量参考原理图和UG907
   VCCINT/VCCAUX按表格给退耦电容
   VCCIO 比如Bank高速IO用满，必须按指南加电容,如果只用了零星几个低速IO，则可以减少电容。
2. • VCCINT: 0.95V
   • VCCAUX: 1.8V
   • VCCIOx=1.425V - 3.465V, 所有BANK都需要供电，避免漏电流风险
3. PH1A60 FPGA有上下电时序要求，推荐上电顺序：VCCINT->VCCAUX ->VCCIO，下电顺序与上电顺序相反。
   如果不按照推荐顺序下电，HR BANK IO下电时I/O上面可能产生脉冲，这些脉冲不会影响器件寿命，
   当外围设备对产生的脉冲不敏感，则不要求下电顺序。

配置管脚

TRSTN：贴下拉电阻即可
HSWAPEN:保留上下拉电阻位置,默认贴上拉电阻。
MSEL[2:0]:保留上下拉电阻位置,按需设置上电加载模式(001是MSPI模式)
PROGRAM:上拉,如果板上有按键加0.1uf电容到地
INIT/DONE:上拉
TCK:保留上下拉电阻位置，PH/DR系列上拉,其它系列下拉。
TMS/TDO/TDI:上拉。
VREF：放0.1uf电容
早期版本的USB_CABLE可能自带3.3V，注意板子JATG比如1.8V供电不要冲突，新的都不带3.3V需要板子供电。
JTAG座子(信号线都串接33Ω降低下载器或芯片损坏风险，也能提高信号质量，安路下载器不支持热拔插)

Flash引脚跨Bank注意事项

可能导致供电不一致(如果全部3.3V应用不用考虑)
MSPI Flash加载模式引脚(信号线可以串33Ω电阻提高信号质量和方便调试)：
CCLK：MSPI模式和从串模式共用
D0/D1/D2/D3：MSPI模式
SPICSN:MSPI模式独占引脚(跟CSN/CSON_DOUT不是同一个)
重要！！！！：针对所有PH1的器件：当M[2:0]设置为MSPI加载模式时， PROGRAMN拉低时， SPICSN和MOSI会输出强1信号

时钟

GCLKIO为全局时钟引脚，可直接上全局时钟网络
外部单端时钟输入都建议从GCLK的T端走(尽量也是P端)，单端电平要匹配(建议串接33Ω提高信号质量)。
外部差分时钟输入都建议从GCLK的P/N走，差分电平要匹配，BANK建议是2.5V，差分晶振供电2.5V或者HP的1.8V

引脚命名规则